除法器简介及Verilog实现 写在前面的话 除法器分类 经典除法器 8bit并行除法器 8bit无符号二进制除法器 非恢复余数除法器 恢复余数除法器 SRT除法器 查找表除法器 Radix-2除法器 阵列除法器 总结 写在前面的话 除法器是一种用于执行除法运算的电路或器件。在数字电路中,除法器经常被用作重要的计算单元
分频器简介和Verilog实现 [TOC] 写在前面的话 分频器,是将输入信号的频率进行缩小。实际上,在数学IC笔面中常考的分频器设计,就是采用计数器,对输入时钟合理生成中间信号,最后通过逻辑操作输出。本质上,这里考的还是计数器相关的知识点,同时会涉及到时钟相关的基本概念。(1)在实际的项目中,除非是对时钟没有特殊要求,这时候才能使用分频的方法;(2)一般会优先使用PLL、MMCM等成熟IP
静态时序分析相关知识梳理(STA) 写在前面的话 授人以鱼不如授人以渔(STA经典教材推荐) STA圣经 中文教材 软件使用教程 个人STA小结 亚稳态 建立时间、保持时间 偏差和抖动 时序路径 Delay和Latency 建立时间和保持时间检查 恢复时间和去除时间 同步复位和异步复位 从简单的软件开始(Time Quest使用
面试100%涉及——跨时钟域处理 [TOC] 写在前面的话 跨时钟域处理真的是个非常综合的话题,涉及到很多方式,多时钟域的处理对于设计工程师是个富有挑战的话题。CDC(Clock Domain Conversion)不仅涉及理论学习,还要求具备实践经验。只会书本上的知识点,而不去实践,很难彻底理解CDC方法,在面试中简单的几个问题就会露馅。例如:系统有几个时钟?每个时钟频率和相位是什么关系?
乘法器简介及Verilog实现 写在前面的话 乘法器分类 经典乘法器 8bit并行乘法器 8bit移位相加乘法器 优化后的8bit移位相加乘法器 查找表乘法器 加法树乘法器 booth乘法器 wallace树乘法器 carry-save乘法器 阵列乘法器 总结 写在前面的话 数字电路中乘法器是一种常见的电子元件,其基
加法器简介及Verilog实现 [TOC] 写在前面的话 加法器是数字系统最基础的计算单元,用来产生两个数的和,加法器是以二进制作运算。负数可用二的补数来表示,减法器也是加法器,乘法器可以由加法器和移位器实现。加法器和乘法器由于会频繁使用,因此加法器的速度也影响着整个系统的计算速度。对加法器的设计也一直在更新迭代,反观数字IC初学者,往往只是了解个全加器和半加器,而对一些经典的加法器类型和实
数字滤波器一般可以分为两类:有限冲激响应(FIR)滤波器和无限冲激响应(IIR)滤波器。 在Verilog综合方面,通常可以实现四种数字滤波器: 1、基于时域采样的FIR滤波器(Time Domain Sampling FIR Filter)2、快速傅里叶变换(FFT)算法实现的FIR滤波器(FFT-based FIR Filter)3、直接IIR滤波器(Direct Form IIR Fil
边沿检测器,一看就会 写在前面的话 Verilog示例 总结 写在前面的话 边沿检测,就是检查某个信号的跳变沿,分为上升沿检测和下降沿检测。思路很简单,就是先对信号延迟一拍,再用组合逻辑对原信号和延迟信号判断。 那为什么要做边沿检测呢? 在数字电路中,不同模块之间常常需要通信和数据传输,这里会有标志信号,而标志信号的开始、长度和结束时间点是一个比较关键的问题,这里
写在前面的话这个实践项目来源于夏宇闻老师的经典教材——《Verilog 数字系统设计教程》,也是我本科期间的专业教材之一,每次看到这个蓝色的封面都感到很亲切。而对于书中提及到的简化CPU,也是从大学开始就非常感兴趣的一个章节,虽然本科老师只是简单的带过,但是一直对书里提到的CPU结构以及最后使用CPU完成斐波那契数列计算的整个流程充满了兴趣。这里也是怀揣着敬佩之心,对这个简化的RISC_CPU完成
写在前面的话这个实践项目来源于研究生电子设计竞赛,在涉及到视频图像处理时需要用到DRAM存储数据 ;整个项目过程中先后学习了小梅哥(AC620开发板资料)、开源骚客SDRAM控制器、正点原子FPGA教程、野火FPGA开发教程等网络资料。 在此对上述提供学习资料的前辈表示真诚的感谢。在整个工程项目中共涉及到多款SDRAM芯片手册,其分别是:1.美光的SDR SDRAM MT48LC64M4A2,数
基于FPGA的卷积神经网络算法加速 基于FPGA实现神经网络加速器是一种常见的硬件加速器设计方法。它利用FPGA的可编程性和并行计算能力,通过定制化的硬件结构来加速神经网络的训练和推理过程。为了实现神经网络加速器,需要设计一个特定的硬件架构,能够有效地实现神经网络中的各种操作,如卷积、池化、全连接等。这个过程通常需要先对神经网络进行分析和优化,选择适合于FPGA实现的算法和数据结构。与传统的CP
写在前面的话 浮点数乘累加器是一种硬件电路,用于执行浮点数乘累加(FMA)操作。FMA操作可以同时执行乘法和加法操作,通常用于高性能计算、图形处理、神经网络等领域。FMA操作可以极大地提高运算速度和功率效率,因此浮点数乘累加器是现代计算机体系结构中极为重要的组成部分。浮点数乘累加器的重要性在于它可以快速处理大量的复杂数学运算,例如在地球物理学、天文学、计算流体力学、金融等领域中常见的科学计算、模
数字IC实践项目(5)—RISC-V开源单核片上系统PULPino(开源项目) 写在前面的话 PULPino是一个为RISC-V RI5CY和Zero-RISCY内核建立的单核系统芯片。PULPino重用了PULP的大部分组件。它使用独立的单端口数据和指令RAM。它包括一个引导ROM,其中包含一个引导装载器,可以通过SPI从外部闪存设备加载程序。下图是SoC的框图。SoC使用AXI作为其主要的
数字IC实践项目(5)—数字IC实践项目(6)—开源微处理器架构 OpenSPARC T1/T2(开源项目)写在前面的话Sun公司于2005年12月推出了CMT处理器UltraSPARCT1,并于2006年3月将该处理器的源码公开,命名为OpenSPARC T1,成为业界内第一款开源的64位处理器。又于2007年推出更加先进的后续处理器UltraSPARC T2,其开源版本OpenSPARC T2
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